Cadence Quantus是业界最值得信赖的签核寄生提取工具，随着先进工艺几何尺寸不断缩小，寄生提取在整个设计实施流程和签收阶段变得至关重要。 Quantus 解决方案是经过生产验证的签核提取工具，非常适合所有节点，包括高级节点和 FinFET 设计。该解决方案包括一个内置的 3D 电容随机游走场解算器 Quantus FS。其目标包括对物理效应进行建模，以确保提取的寄生参数与硅片上的寄生参数相匹配。通过提供更高精度的寄生参数，该工具可帮助您缩短整体设计周期时间并显着提高复杂设计中的硅质量。 Quantus 解决方案与 Cadence Innovus™ 实施系统和 Cadence Virtuoso® 定制 IC 设计平台集成，是为所有主流和高级节点设计（包括 FinFET）准确提取寄生参数的最完整、最有效的途径。此外，它与 Cadence Tempus™ 时序签核解决方案紧密集成，以提供最快的收敛速度，并将总体时序签核流程周转时间缩短多达 3 倍。它还与用于电迁移 (EM) 和 IR 压降分析的 Voltus™-Fi 定制电源完整性解决方案紧密集成，确保 FinFET 设计的准确性。
1、大规模并行技术
Quantus 解决方案采用大规模并行技术构建，可高效提取数百万个门芯片。提取任务分布在多个 CPU 和/或机器上以并行执行。因此，该工具可以轻松扩展到数百个 CPU，当使用的 CPU 数量翻倍时，可以提供线性性能提升。
2、多角/温度提取
随着高级节点的工艺角数量迅速增加，设计收敛正在成为设计流程中的瓶颈。
例如，信号完整性问题可能在高温条件下发生，需要高效的多角提取性能，包括温度角。 Quantus 解决方案可同时提取多个角点，同时显着缩短整体运行时间，而不会影响准确性。事实上，与并行完成的单角运行相比，该工具在多角运行中的性能提高了 3 倍。此功能可用于数字和晶体管提取流程。事实上，在晶体管提取方面，Quantus 解决方案的提取视图输出可以在一个文件中支持多个工艺角，这使设计人员能够在 Virtuoso ADE 产品套件中更快地执行电路调试并提高生产力——这是一种高度差异化的功能。
3、支持 3nm FinFET 工艺
Quantus 解决方案已通过台积电 7nm+、5nm 和 3nm FinFET 工艺的全面认证。除了其他 MEOL/FEOL 和 BEOL 功能外，这些工艺节点还引入了它们自己的一系列寄生挑战，包括多重图案化 (MPT) 和支柱和桥通孔的精确建模。如果没有准确建模，所有这些特性都会对静态时序分析 (STA)、信号 EM 和 IR 分析以及布局和布线实现产生重大影响。
Quantus 解决方案准确地对这些代工厂规定的特征进行了建模，并通过了认证标准，RC 与代工厂黄金价值之间的相关性更紧密。
4、通过与 Innovus 和 Virtuoso 平台的集成实现更好的设计融合
作为 Virtuoso 定制 IC 设计平台内硅分析功能的一个组成部分，Quantus 解决方案为优化芯片性能和良率提供了关键的寄生信息。
本质上，提取工具将互连寄生的物理特性带入 Virtuoso 环境中，用于设计、表征和优化芯片布局。通过该工具与 Innovus 环境的集成，您可以从时序、IR、EM、信号完整性分析和电源验证的无缝解决方案中受益。这两种工具的集成使您能够通过执行增量提取来缩短设计周转时间，使用集成的虚拟金属填充来加快收敛速度，并通过使用签核准确的提取数据进行时序和噪声优化来更快地达到时序收敛
5、与 Tempus 解决方案紧密集成
在具有数百万个实例设计的高级节点上，防止寄生负载、读取和分析周转时间成为瓶颈至关重要。 Quantus 解决方案提供二进制接口和格式 RCDB，以及 Tempus 解决方案和 Innovus 环境。 RCDB 是一种随机访问格式，可减少内存占用。在将 SPEF 文件读入 Tempus 解决方案时，该格式可提供高达 120 倍的性能提升。此外，Quantus 解决方案还提供多角值 SPEF，可显着减少输出生成时间、Tempus 解决方案中的读入时间，并减少 SPEF 文件大小。此流程为时序签核流程（即提取和 STA 分析）提供高达 3 倍的整体性能改进。
6、与 Voltus 和 Voltus-Fi 解决方案的紧密集成
对于高级节点，特别是 FinFET 设计，EM 检查中有非常复杂的设计规则，例如复杂的线形、特殊的宽度定义、重方向依赖性、用于破裂的过孔形状规则、局部互连 M0 规则等。寄生提取器的 FinFET 设计必须准确模拟这些效应并提供电阻值以进行准确的 EM 检查。除了复杂的设计规则之外，TSMC 还存在自热效应 (SHE) 流程，需要在寄生提取工具和 EMIR 分析工具之间进行更紧密的握手。 Quantus 和 Voltus-Fi 解决方案为我们的客户提供了这种差异化的流程，以准确地执行信号和电源网络 EM-IR。事实上，它是市场上唯一可提供准确 EM 和 IR 分析所需的准确度和专业知识水平的流量解决方案。
7、集成虚拟金属填充
对于 28 纳米及以上，过去常常在设计周期结束后的设计周期很晚才添加金属填充物，这意味着所产生的任何额外电容都被简单地忽略了。
对于 FinFET 设计，这种方法既不充分也不推荐。设计人员必须在实施过程中考虑和理解金属填充的影响，而不是在签收过程中等待插入和分析。例如，在40nm处，在实现和signoff时不考虑金属填充的电容差异约为1%。此后16FF设计已增长到4%以上，预计10/7nm及以下，影响会更大。设计人员开始意识到这种影响对他们的 FinFET 设计的影响，并开始通过在实施过程中考虑金属填充来减轻这种影响 - 签收金属填充。但是，这种方法的净影响对运行时间有重大影响，因为 GDS 中的签核金属填充会消耗设计闭合周转时间，尤其是当您在优化阶段几乎没有 ECO 时。 Quantus 解决方案在 Innovus 环境和独立签核版本中提供集成虚拟金属填充 (IVMF)
8、高级寄生网表减少
由于引入 FinFET 设计而带来的挑战之一是网表大小的巨大增加。这种膨胀是由于寄生数量的增加，特别是 R 和鳍耦合帽 (Cc)。有一个新的建模层；中间互连层或 M0VO，它引入了额外的互连通孔，导致 R 数量增加。
网表大小的增加会显着影响仿真运行时间，这在性能和采购成本方面都是一个代价高昂的提议。需要显着增强寄生提取工具中当前的内置减少功能，以应对新的挑战。 Quantus 解决方案的新缩减算法可用作内置功能和独立版本，可从任何第三方寄生提取 DSPF 文件中缩减网表大小。
9、GDS 和 LEF/DEF 流的电感提取
时钟分配网络采用宽布线来跨越芯片的大面积区域，从而降低时钟延迟并提高性能。此类常见路由结构的示例是 H 树、网格和鱼骨路由。在高级工艺节点，时钟频率通常高于 1GHz，时钟边沿越来越快。这些通过对时钟波形产生过冲和下冲并影响边沿速率和形状来加剧电感的影响。在较厚的更高层上布线的时钟网络由非常强大的缓冲器驱动，这会导致边缘速率变高，这通过电感引起的信号振铃来表示。电感效应会给保持时间带来不确定性，并可能导致芯片故障。
Quantus 解决方案是为传输线的 GDS 流程提供 RLCK 的市场领导者，并将该建模扩展到用于 SoC 设计的 LEF/DEF 流程。
10、先进的基板建模能力
RF 设计人员需要一种工具来准确提取寄生电感并评估基板寄生效应对其设计的影响。 由于更高的频率、更高的集成度、更小的特征尺寸和更低的电源电压，基板噪声耦合越来越受到关注。 包括 p 衬底和 n 阱作为衬底模型的一部分会影响提取结果并导致 RF 互连损耗。 Quantus 解决方案包括一个完整的 3D 基板模型，具有全芯片和模块级视图，用于准确模拟和分析 RFIC 电路，并使您能够对基板噪声分布进行假设分析。
11、支持所有设计类型
凭借其内置的高级功能，Quantus 解决方案支持所有设计类型，包括定制/模拟和 RF、SerDes、IP/SRAM/位单元表征、存储器、功率 MOSFET、LCD/TFT 和图像传感器。
Quantus FS 解决方案提高了所有技术节点上所有类型设计的签核寄生提取周转时间的标准。 Quantus FS 解决方案通过引入云就绪和大规模并行性，显着提高了 3D 场解算器的性能，同时允许设计人员获得 3D 场解算器的准确性，从而在 3D 寄生提取方面取得了突破。
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