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Synopsys CoreTools vW-2024.09-SP2

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         Synopsys CoreTools是基于IP的设计与验证解决方案,这些工具使设计人员能够在设计中使用IP时实现最大的生产率提高。通过使用基于IP的设计和验证流程,并使用IP封装进行组装,几乎消除了风险配置和子系统集成错误,设计人员已经看到SoC或平台设计时间减少了60%
Synopsys CoreTools是基于IP的设计与验证解决方案,这些工具使设计人员能够在设计中使用IP时实现最大的生产率提高。通过使用基于IP的设计和验证流程,并使用IP封装进行组装,几乎消除了风险配置和子系统集成错误,设计人员已经看到SoC或平台设计时间减少了60%以上,并在设计实施中实现了最高的QoR。本系列包含多个工具,一个为设计人员捕捉IP的知识和设计意图,并为IP提供图形或基于命令的配置菜单的打包工具,一个可自动生成互连和配置的RTL,并记录块和系统配置细节以及设计测试台的开放式IP组装工具,加上一个用于配置、实现和验证与coreBuilder打包的单个IP块的实用程序包,加快工作进程,提高生产力。

功能特色

1、coreBuilder
coreBuilder工具是独立于语言的,它能够通过逐步过程打包IP块。 
这确保了所有的设计要求都得到了遵守,从而可以轻松实施IP质量流。 
此外,设计意图被捕获,将IP的详细知识带到设计师的桌面上。使用coreBuilder封装的IP可以很容易地配置和集成到SoC中。。 
coreBuilder不仅提供了捕获与IP块相关的所有文件的环境,还允许IP设计者捕获IP意图。与coreBuilder打包的IP完全符合IP-XACT规范。
2、coreAssembler
coreAssembler工具具有直观的图形或基于命令的界面,可加快设计人员完成基于IP的设计的组装、配置和实现。coreAssembler工具还为构建完整的SoC设计和验证环境提供了基础设施。 
coreAssembler使用基于知识的设计和验证流程,自动化了连接、配置和验证SoC中所有IP组件的繁琐任务。这通过自动生成配置的RTL和Galaxy™平台的接口消除了组装和配置错误的风险。实现脚本是根据设计人员的意图生成的,有助于确保最高的QoR,大大缩短设计时间。IP-XACT XML也是由coreAssembler生成的。
除了将封装的IP集成到设计中,coreAssembler还允许轻松集成新的、未封装的IP或符合IP-XACT规范的IP。通过开放的TCL界面,设计人员可以轻松地将设计流程定制包含到coreAssembler环境中。
3、coreBuilder + coreAssembler
coreBuilder与coreAssembler相结合,为设计人员提供了一个开放和可定制的环境,用于创建基于IP的子系统和产品设计平台。与coreBuilder打包的IP可以很容易地与针对特定市场应用的受控配置选项一起包含在与coreAssembler组装的设计平台中。 
除了包含打包IP的能力外,新的特定于设计的IP也可以很容易地集成到设计平台中。 
4、coreConsultant
coreConsultant指导IP集成商完成配置、验证和实现与coreBuilder打包到coreKit中的单个核心,并生成IP-XACT XML。coreConsultant包括图形和命令行选项,以及Discovery和Galaxy平台的内置界面,可加快IP核的实施和验证。
5、IP-XACT Support
Synopsys的IP重用工具套件已经并将继续用于IP-XACT规范的开发和测试。与coreBuilder打包的IP可用于任何符合IP-XACT标准的SoC设计工具。在coreAssembler中实现的设计、平台或子系统可以包括符合IP-XACT的组件到子系统中
6、特征 
Synopsys工具的内置接口,包括: 
逻辑综合 
物理综合 
电源编译器 
TetraMAX 
黄金时段 
形式验证 
车辆控制系统 
使用DesignWare VIP为AMBA和AXI自动生成测试台,支持VMM和/或传统测试台 
支持混合语言HDL设计 
灵活的TCL接口,用于工具定制 
基于知识的IP块组装 
完整的IP-XACT支持,包括具有自动XML生成功能的TGI
7、益处
允许在多个抽象级别打包IP,包括: 
寄存器传输级 
指令集模型 
交易级别模型 
公交车功能模型 
验证测试套件 
硬宏 
预先设计的IP块的自动组装缩短了设计时间 
降低设计集成和支持成本

闪电小编说明:

一套全面的知识产权(IP)打包和集成工具,用于基于知识的设计和验证流程。提供诸多实用工具,有效缩短设计时间的同时降低成本,提高工作水平。
SynopsysCoreTools

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