Cadence IC Design 破解版是集成电路版图设计解决方案，软件包括用于设计完全集成电路的工具，包括：模式输入、行为建模 (Verilog-AMS)、轨道模拟、定制成型、物理验证和验证、提取和解释（注释）背景。供对设计概念的快速、轻松访问，包括以在原理图中自然流动的方式进行设计目标管理。使用这种先进的噪声感知环境，您可以仿真模拟、RF 和合成信号设计的许多内在相关性，并确定它们对电路效率的影响。 主要用于单元标准设计、RF、合成信号和模拟，但也用于存储器和 FPGA 设计。定制 IC 设计的非关键方面的可选自动化（自动化）使工程师能够专注于其设计的工业决策。
Cadence IC Design6.rar
更新日志
Cadence Design Systems， Inc.是全球电子设计创新的领导者，推出了Virtuoso，发布版本IC6.1.8 Base m是一种基于系统的整体解决方案，它提供了从单个原理图驱动IC和封装的仿真和LVS清洁布局的功能。
在 IC6.1.8 和/或 ICADVM18.1 中固定的 CCR - 日期：2018 年 10 月注意：此 CCR 列表表示在 IC6.1.8 和/或 ICADVM18.1 BASE 版本中首次涉及的 CCR。
固定式断路器
1974573
ELI-00111 消息不应在 eliStart 成功时显示 1970943 自动通过 需要识别修剪层
1970417 使用 Virtuoso 电源 1969285管理器
提取设计电源意图时失败 L L 中对齐命令窗体对鼠标单击
无响应 1965813 在层导出到 Sigrity 期间，某些形状的 xy 坐标被
移动1965753无法在 VLS L 对齐窗体
中选择选项1963563 始终将设置库中的角和
变量视为已启用1963494在 OpenAccess 数据库中使用 1801 导入
1963146线助手覆盖时，模拟驱动路由应考虑自动调整导线和过孔（应考虑最大值）1963135
时，模拟驱动路由应考虑启用1962094 pv 函数的群集设备的
自动twig问题，1962094 pv 函数不适用于蒙特卡罗
1959842 OpenAccess 在提取电源意图
时崩溃1959229 将"强度"设置为"不
可见"的眼图绘制时崩溃 1956598 噪声摘要
中集成噪声的噪声噪声的噪声频率规格问题 1954605 排除层 突出显示浮网
时不正确的结果问题 1954200 将视图保存为Verilog文件会导致崩溃
1953887 Virtuoso RF - OA2SIP - 嵌入式组件 - 引脚
转换为 Via1953031 仿真驱动路由未使用正确的
EAD API 1951702 Virtuoso RF - SIP2OA/OA2SIP - 需要
嵌入式组件支持 1951044 加载仿真结果
时崩溃 1945806 使用参数化仿真
绘制期间出现分割错误 1942301 tcDump/tcLoad 会中断约束组
1940381 复制更新程序如果复制库，则不会处理智能提取视图中加密属性的更新
1940140
通知标记不适合在旋转/翻转的单元格视图中就地编辑 1937320 图编辑器中的 Pin/Net 名称 冲突设置了要忽略的默认值
，1936895在成熟节点版本中指定了通过目的时 StreamOut 失败
1934954绑定到弃用函数的布局中的 F9 绑定键应使用 geToggleDisplayResolution（）
1932174 SCH-1285 错误与 schHiCreateInst 函数
1929699 如果信号包含下划线
，则使用 VAR 表达式设置初始条件或节点集失败 1927784 用户对象选择筛选器无法正常工作 MPT
支持 1926287 故障规则 窗体中的实例和单元格筛选器无法协同
工作 1925130 AutoTwig 树枝段应与针脚宽度匹配
1925113 AutoTwig 无法正确
检测针脚访问方向1924900 AutoTwig 目标查找器由于多边形
边界框1923667槽生成在具有 45° 形状且宽度不同的多边形上失败，因为上/下水平形状
1923386参数形式未正确
显示1922716在提取
过程中意外停止 1922055 ADE 验证器：当数据摘要保存在当前单元格视图
时，错误 80263 在外部运行模拟
1921139 pcSkillGen 在转储原理图单元视图时未转储正确的工具/数据类型 1918680 EV2.0 流
中 xDSPF 中的端子数错误1918630 EV2.0 流
中 xDSPF 中的错误换行符 1917103 DRD 强制在"就地编辑"模式下
未显示两个网络 1914893 引脚在抽象生成器
中的提取步骤中删除 1911621 网格图案编辑器： 实例的顺序
1911144 LEF ANTENNAPARTIALMETALAREA 天线信息报告引脚区域 - 使 Innovus 天线检查失败，1909591当角设置与瞬态动态参数冲突时，ADE 显示不正确的结果
1909347 故障设置助手选取了配置为外部 HDL
的错误 DUT 1903225 在 ASSEMBLER-2403 错误
后意外存在 Virtuoso1902680 删除实现导致错误 （Verifyier-80188） 而 ADE 验证
程序正在运行模拟1899488行读报告错误的 SKILL 语法错误，同时读取大型 DPL
1898466创建 PIN 显示一个幽灵形状
1897763 ADE 汇编程序：使用删除模拟数据删除多个历史记录 - 删除除网表之外的所有历史记录仅删除一个历史记录
1895818小写库名称更改为大写使用 Tab 键
1894289 VSR 在备用
路径可用时创建短路 1893779 使用预设进行路由会导致错误
1893485报告相同历史记录不适用于特定情况
1892116来自不同测试的波形在同一窗口中
1889372电路条件错误地突出显示 bsimbulk 模型
饱和的线性 MOS 器件1888059 Xstream in with noDetectVias 错误导致几何形状
错误 1884698 无法在环形
振荡器的所有设备中注入故障 1882350 启动导航器并单击 figGroups 会导致 Virtuoso 意外
停止 1882117 SKILL delete文件对于只读文件系统
上不存在的文件1880850展开 GE 中可用的光标以支持原理
图中的气球1880476 Virtuoso 在 UPF 1801
导入期间创建 EMH 时意外退出 1879332 路由对象粒度问题，具有 45
度段1874786 当递归构建表时，引用父表时，跟踪会导致近乎无限的循环
1873708当多个验证程序具有通用实现
时，无法引用它们1870260 在降到较低级别后选择原理图符号，将交叉探测的布局实例从其中心
平移1870168 fboundp 返回"2"，而不是每个文档的 t/nil，它实际上不是一个函数，而是一个方案 var
值，1865726 IC6.1.7 中启用了压缩的 AMS
编译失败，1862690忽略实例标记在复制单元格时消失
1862580 创建路径，其中插槽输出无意义 警告 CIW
1858789 SKILL outfile 函数强制垃圾回收，每当无法打开
文件进行写入时1858774 不正确的颜色显示，应为蓝色而不是红色
1857233 设置为忽略复制到新设备的原理图设备在显示
中不会显示nlaction X 1856269在ADE验证器
中多次单击"生成覆盖范围"图标时，覆盖范围百分比会发生变化1856101在 Coverage （ADE
Verifyier） 中未报告模型扫描内角 1856095 RMB->Sync 变量和拐角在大多数情况下不起作用
1855126获取天线局部金属区域 尽管所有金属都已转换为引脚
1854806如果复制忽略的实例，则不会显示可视指示器，除非您关闭并重新打开设计
1854723为修改后的变量和角
添加指示1851413多个错误，同时为每个选定项目弹出"选定
要求的所有者"1851377不正确的标记通过数组
选择的1851298"禁用重新加载"功能不会保留，当您执行重新加载
时 1851013，动态缩放（缩放以适合）正在运行，即使设置为 VLS XL 环境
关闭 1850686 hiSetShadowMode 在 IC6.1.7
中不起作用 1849382 允许所有者查看跨不同单元格
1845994值字段在删除名称后具有新的省略号限制宽度DisplayWidThInDataView从
ADE XL 1845378在ADE XL中，某些基于值函数的计算器表达式会产生不正确的结果
，1843163显示轮廓颜色而不是填充颜色当填充样式为"X"1842900
拼合大型数据集导致无法打开
的数据库1837060
根据注释浏览器中的设计差异提供交叉探测LVS的能力 1828096 使用 vsE 1825231不存在的设备
为操作区域规范输出提供更好的错误消息：在 IC6.1.7
中符号中的小结构未正确呈现 1822465 via 对于"创建 via"的自动模式
1817768 VSR 创建的风景路由
时，符号中的小结构不稳定1814013 PCell
设计器：1811949 Pcell 评估失败，ITDB techlib 的 Pcell 评估失败并出现错误 XSTRM-231，但适用于导致数据完整性问题的标准 techlib
1811760 Virtuoso 应用程序 ， > 生成 _repair.tgz 和 _DBData.tar.gz 压缩包
1809265 Defmethod 在 IC6.1.7 中发出警告，而 IC6.1.6
中的情况并非如此1805386提供的VRF构建版本有一个断开的链接 - 可能是SUSE12问题
1805259 maeRunSimulation
不遵守"在运行前报告相同的历史记录"1802796 wrealIOConv SMG单元产生错误NOIPRT在系统中验证日志模型生成
1794843与抽象生成器许可证
状态相关的增强请求1792957屏蔽会进行点动并使用其他层
1791895 viVA XL"禁用重新加载"在IC6.1.7
1791336"创建
方式"中的"在同一网络上连接形状"选项与UI envGetVal不一致 1787173导出单元格视图
时EDIFOUT操作失败 1786173 "value"函数将总线的值转换为波形
中的不正确格式 1781459 如果启用了
信号提取1781279组bbox在复制层次结构
后未正确显示，则返回不正确的天线值由于
auCdlCDFPinCntrl=t 1780047 1779471 CDL OUT，CDL 网表子实例化中继承隐式终端的顺序不正确
：1776177 dbReOpenBag 的继承连接的端口顺序不正确，1775622
减少 VSR 1768154设计的
路由运行时 - 修复长度不会向某些路径添加
悬垂1750237 允许包含来自单元视图的引用要求，即使 ADE 验证程序已经具有一
些本地要求1747012默认情况下
将 Pin/Net 名称冲突检查设置为警告1745979更新功能不应遵循引用的实现
，1745547 AMS 统一网表变得不可用，1734666
Virtuoso 在路由设计时意外退出，并且所有层次结构都可见
1732666 在网格图案编辑器中编辑模组大小会破坏
先前定义的图案1719188 VSR 提取整个网络，即使提取的引脚样式设置为同一层上的连接形状""
1715223 Virtuoso 在删除具有两段
1715160 HED 的电线时意外停止： 文件 - 另存为带有"外部 HDL" 的 Verilog 会导致 Virtuoso 意外退出
1704319 当
cds.lib 文件中存在不合法的库名称时，不会在库管理器中加载数据管理单元的图标 1696972 允许在当前和导入/引用的 CV
1677117中使用相同的实现 以"软件产品许可证管理"表单
列出 ADE 验证程序许可证1677022 提高 ADE 验证程序
的刷新速度1674823 添加选项以创建新的顶部验证视图，链接到多个现有
验证器视图 1636883 UNL 的自动包处理功能非常慢
1623792 网格模式编辑器：修改纵横比将方向恢复为 R0
1620721 添加支持以向 ADE 验证程序子会话
添加要求 1612839 ADE 验证程序许可证未在"软件产品许可证管理"表单
中列出1596494创建分层 ADE
验证程序设置，1585008运行 AMS
时保存/重新启动对 psfxl 的支持 1581544 增强工具以显示大于 2GB
1565615 增强工具以显示大于 2GB
1551944填充由 drf 定义的颜色不会影响布局画布
，1538021 Virtuoso 在关闭从"输出"面板打开的幽灵输出窗口后意外退出 - RMB on expression
如果连接到通过门，将端口连接到通过门，其他终端的通过门连接到 stdcell
1519954 远程模拟在 ADE XL
中的交互模式下失败 1495177启用着色和扁平化时出现阻塞Vias 非常慢
1492154 使用基于 Pcell 的彩色数据
进行拼合的性能问题 1448621 流体编辑功能无法正常工作 Express Pcell 缓存
15345471338168 当 spectre.out 文件的大小超过 2 GB
时，Virtuoso 挂起 1269756 "dataTypes" 和 'outputs' （'type' 参数）
命令在 OCEAN 1203465 中不起作用 'dataTypes' 和 'outputs'（'type'
参数） 命令在 OCEAN 1158354 中不起作用 OCEAN 命令 'dataTypes（）' 不返回传输模拟电压和电流信号的数据类型
Cadence IC Design Virtuoso 20.1 ISR26激活版
Cadence Fidelity 2023.1 x64 激
Scorg 2022 完美激活版
Cast-Designer 7.4.1 中文激活版
BR&E ProMax 6.0 x64 激活版
Ansys Systems Tool Kit (STK) P
Graitec Gest 2024.0.01 完美激