Active-HDL 13破解版|Aldec Active-HDL 13.0.375.8320许可证激活教程免费下载-闪电软件园

Active-HDL13破解版是功能强大的FPGA设计创建和FPGA仿真软件，是为开发VHDL，Verilog / SystemVerilog，EDIF和SystemC设计而设计的集成环境。它包括几个设计输入工具，HDL / SystemC编译器，单个仿真内核，几个标准和高级调试工具，图形和文本仿真输出查看器，以及许多旨在简化设计，资源文件和库管理的辅助实用程序，以及内置接口，允许在本地或远程计算机上运行模拟，综合或实现，控制源文件的修订，或与提供模拟模型的第三方工具进行通信。Active-HDL套件还包括VSimSA，VSimSA是独立的VHDL / Verilog / SystemVerilog / EDIF / SystemC仿真环境，设计用于批处理。在功能上，VSimSA完全独立于Active-HDL。 VSimSA与Active-HDL的区别在于缺少图形用户界面（GUI）。 VSimSA命令和程序仅从命令行发布和控制，这在自动化设计测试中特别有用。全新破解版下载，欢迎有需要的朋友来本站下载体验！

功能特色

1、项目管理

统一的基于团队的设计管理可保持本地或远程团队之间的一致性

可配置的FPGA/EDA Flow Manager与200多家供应商工具接口，使团队可以在整个FPGA开发过程中保持在一个平台上

2、图形/文字设计输入

通过使用文本，原理图和状态机快速部署设计

使用更安全，更可靠的互操作加密标准来分发或交付IP

3、仿真与调试

强大的通用内核混合语言模拟器，支持VHDL，Verilog，SystemVerilog和SystemC

使用图形交互调试和代码质量工具确保代码质量和可靠性

使用代码覆盖率分析工具执行指标驱动的验证，以识别设计中未执行的部分

使用ABV-基于断言的验证（SVA，PSL，OVA）提高验证质量并发现更多错误

能够模拟高级验证结构，例如SV功能覆盖率，约束随机化和UVM

使用MATLAB®/Simulink®接口连接HDL仿真与DSP模块的高级数学建模环境之间的差距

4、文档HTML/PDF

抽象设计智能，并使用HDL到原理图转换器以易于理解的图形形式表示它们

通过自动生成HTML和PDF设计文档快速共享设计

软件优势

1、控制

控制台窗口是一个交互式的输入输出文本设备，该设备：

提供Active-HDL宏命令和用户定义脚本的条目

输出Active-HDL工具生成的消息。

2、工作区/设计浏览器

Workspace/Design Explorer有助于管理Active-HDL设计，因此您不必担心计算机上设计文件的物理位置。

3、设计浏览器

“设计浏览器”窗口显示当前工作区和设计的内容，即：

工作区附带的设计

设计附带的资源文件

设计的默认工作库的内容

选择用于仿真的设计单元的结构

在活动设计的选定区域内声明的VHDL，Verilog/SystemVerilog，SystemC或EDIF对象。

4、设计流程经理

设计流程管理器促进了Active-HDL设计的自动化处理。它以图形图形式显示典型的设计过程。图中嵌入的按钮将调用参与该过程的应用程序。

5、语言助手

语言助手是一个辅助工具，它提供许多VHDL和Verilog模板，它们对典型的逻辑原语和功能块进行建模。它与HDL编辑器集成在一起，因此您可以将所需的模板自动插入已编辑的源文件中。语言助手还允许您定义自己的模板。

6、HDL编辑器

HDL编辑器是为HDL源文件设计的文本编辑器。它以不同的颜色（关键字颜色）显示特定的语法类别。该编辑器与模拟器紧密集成，可以调试源代码。当使用HDL Editor编辑宏文件，Perl脚本和Tcl脚本时，关键字着色也可用。

7、状态图编辑器

状态图编辑器是设计用于编辑状态机图的图形工具。编辑器会自动将图形化设计的图表转换为VHDL或Verilog代码。

8、波形查看器/编辑器

波形查看器/编辑器将仿真结果显示为信号波形。它允许您以图形方式编辑波形，以创建所需的测试矢量。

9、程序框图编辑器

框图编辑器是一种图形工具，旨在创建框图。编辑器会自动将图形化设计的图表转换为VHDL或Verilog代码。

10、清单

“列表”窗口以表格文本格式显示模拟运行的结果。它使您能够以增量周期精度跟踪仿真结果。

11、监视

“监视”窗口显示模拟过程中所选VHDL或Verilog对象的当前值。

12、工艺流程

“过程”窗口在仿真过程中显示详细设计中并发过程的当前状态。

13、调用堆栈

“调用堆栈”窗口是一个调试工具，它显示当前正在执行的进程中正在执行的子程序（程序和函数）的列表。

14、图书馆经理

库管理器旨在管理Active-HDL库及其内容。

15、数据流

“数据流”窗口是一种工具，可提供仿真过程中流入和流出过程的信号的图形视图。

16、记忆体检视

``内存视图''窗口是一种调试工具，旨在显示设计中定义的内存内容（例如二维数组类型的对象）。

17、服务器场

服务器场是在局域网上运行的高级独立工具，它使用户可以计划任务，然后在网络上可用的选定计算机上自动执行任务。

18、代码覆盖率

代码覆盖率是一个程序，可让您测试测试平台并确定如何执行源代码。

19、设计分析器

Design Profiler显示了仿真器在仿真过程中花费的时间，并深入了解了CPU的使用方式。

20、源版本控制

一个允许您与外部专业Source Revision Control系统进行通信的界面。内置接口允许直接在Active-HDL环境中对源文件的早期版本进行操作。

21、C代码调试

C代码调试选项允许调试作为HDL设计一部分的PLI/VHPI应用程序（DLL）。

22、先进的数据流

允许在设计中探索并发语句的连通性，并在仿真过程中以图表的形式呈现。

23、断言查看器

断言查看器窗口显示了在模拟过程中针对OVA，PSL或SystemVerilog断言和Cover语句收集的统计信息。

24、Code2Graphics（TM）转换器

Code2Graphics（TM）转换器是一种用于将VHDL，Verilog或EDIF源文件自动转换为Active-HDL方框图和状态图的工具。

安装激活教程

1、在本站下载并解压，如图所示

2、双击Active-HDL_13.3_x64_main_setup.exe运行安装，勾选我接受许可证协议条款

3、输入任意公司名

4、选择软件安装路径

5、安装完成，退出向导，将rmcl.dll复制到安装目录下的bin文件夹中，点击替换目标中的文件

6、记事本方式打开license.dat，请确保将HOSTID = ANY_ID修改为您自己的名称，例如HOSTID = 386077F0AA80
7、将license.dat复制到安装目录下DAT文件夹中，创建一个系统环境变量
变量名：ALDEC_LICENSE_FILE
变量值：license.dat的路径x:\Aldec\Active-HDL-13-x64\Dat\license.lic

更新日志

版本 13 中的新增功能

以下是 Active-HDL 13 (BUILD 375.8320, 3/18/2022) 中引入的新功能和更改的简要概述。

性能改进

- 对于随机约束的特定情况，随机化性能得到了增强。

- 包含大量对象的 Active-HDL 项目的打开和关闭时间已显着减少。

- 在包含大量文件的设计中更改活动库所需的时间已大大减少。

- 使用刷新内容对话框更新设计内容的性能得到了显着改善。

- 减少了使用多个操作数的逻辑和算术结构的编译时间。

- 以批处理模式 (VSimSA) 编译 VHDL 源文件的时间已显着减少。

编译器和模拟器

注意：由于编译器和模拟器的内部变化以及第三方工具库的更新，安装Active-HDL 13后需要重新编译所有用户自定义库。当前版本的安装程序提供和仅安装更新的系统和特定于供应商的库，在安装 Active-HDL 后不需要重新编译。所有现有设计都不会出现与重新编译库相关的任何问题。如果您将 Active-HDL 更新到版本 13 并且不重新编译您的设计库，控制台窗口中将显示以下错误消息：

# ELBREAD: 警告：找到旧版本编译器创建的文件。

# ELBREAD：错误：库“<library_name>”的格式不兼容。重新编译所有库单元。

VHDL 编译和仿真

- 从 Active-HDL 13 开始，仅在符合 IEEE Std 1076-1993 和 IEEE Std 1076-2002 的编译器模式下才允许编译特定于 IEEE Std 1076-1987 标准的结构。如果需要，可以通过传递 acom 命令的 -disable87 参数来关闭它。在其余的编译器模式下，即 VHDL 2008 和 VHDL 2019，编译器不接受 IEEE Std 1076-1987 的构造并报告错误。另请注意，相应的更改是在图形用户界面中实现的。有关这些更改的更多信息，请参阅用户界面部分。 (SPT80277)

- COMP96_0283 错误消息提供有关触发消息的对象类型和用户指定的错误索引数量的信息。 (SPT80653)

IEEE Std 1076-2019 标准引入的以下功能已在当前版本的编译器和模拟器中实现。为了使用它们，如果没有另外说明，它们必须使用编译 | 中的标准版本选项启用。设计设置对话框的 VHDL 类别或使用 acom 命令的 -2019 参数：

- VHDL 2019 降低了 ** 幂运算符的优先级低于 abs 而不是一元运算符。在以前的标准修订版中，所有这些运算符具有相同的优先级。

- 支持文件类型的数组和记录。这种复合类型的所有元素必须是文件类型或仅由文件类型的子元素组成的复合类型。

- 引入了顺序块语句。它们允许以与常规块语句对并发语句进行分组相同的方式对顺序语句进行分组。顺序块语句可以包含任何顺序语句。特别是，可以在那里使用其他顺序块语句。块中的语句前面可以声明块本地的对象。它们在外部不可见，并在块执行完成后从内存中删除：

Aldec Active-HDL 13.0.375.8320

- STD 库已通过 REFLECTION 包进行了增强。该软件包为用户提供了可用于收集有关 VHDL 类型和对象的信息的受保护类型。受保护类型实例称为镜像，并存储与检查的 VHDL 对象相关的内部数据。每个 VHDL 对象都有两个专用镜像：值镜像和子类型镜像。值镜像存储被检查对象的值的副本，并通过专用方法提供对该副本的访问。它还提供了一种访问其子类型的方法和一组执行某些检查操作的方法，这些检查操作也可通过对象属性获得。子类型镜像表示被镜像类型或子类型的元数据，并提供一组方法来执行一些可通过类型或子类型属性获得的检查。

- 受保护类型的声明可以包含通用子句，允许用户使用常量、类型、包或子程序声明来参数化受保护类型：

Aldec Active-HDL 13.0.375.8320

- 支持受保护类型的数组和记录。此类复合类型的所有元素必须是受保护类型或复合类型

闪电小编说明：

所有Active-HDL组件都嵌入到称为框架的集成图形环境中。该框架为所有组件提供了工作空间和通信通道。除了仿真内核和编译器，每个Active-HDL工具都在单独的窗口中实现。此外，Active-HDL提供了一组功能强大的向导，可帮助创建新的工作空间，设计或设计资源，包括VHDL，Verilog，SystemC源文件，方框图或状态图，测试平台等。您还可以通过Active-HDL宏语言的命令来调用您从图形用户界面执行的大多数操作。通过编写自己的宏，可以显着改善测试并使设计处理自动化。 Active-HDL还为Perl和Tcl / Tk提供脚本引擎。通过创建用户定义的脚本，您可以通过添加其他窗口，扩展宏语言以及为外部工具和软件产品提供接口来增强Active-HDL设计环境。

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